AI时代的矛盾点：算力需求快速增长，单个 die的晶体管数量增长受限。

AI 时代下，模型参数量越大，训练模型所用的数据越多，训练模型的计算量越大，对应模型的性能越好。因此常用Scaling Law 来表征算力需求的规模。据华为测算，未来大模型算力需求将维持每6 个月翻一番的趋势直到2030 年，也即是维持每年翻4 倍的高速增长。而作为算力的供给方，单个die 的晶体管数量增加愈发困难。随着芯片制程的提升，晶体管密度的复合增速越来越慢，并将在3nm 之后降为个位数。与此同时，芯片面积受到reticle limit 的影响，单个die 的面积不能超过858mm2，因此单个AI die 的晶体管数量增速显著放缓。在摩尔定律和Scaling Law 冲突的背景下，如何继续提升芯片的算力成为各大厂商发展的重点。

摩尔定律趋缓，3D IC 打开芯片垂直堆叠之路。作为延续摩尔定律的重要方式，3D IC 是一种新型的集成电路技术，它将多个芯片堆叠在一起，通过垂直通孔实现互连，减小芯片间互连长度的同时提升互连信号的传输速度。与传统的二维封装相比，3D IC 具有更高的封装密度、更低的功耗和更高的性能。据Yole 数据，2022 年全球2.5D/3D 封装市场规模约为90.13 亿美元，预计2022-2028 年的复合增长率将达到20.1%，2028 年全球2.5D/3D 封装市场规模将达到270.32 亿美元。2022 年全球2.5D/3D封装出货量达到45.08 亿，预计2022-2028 年的复合增长率将达到15.3%，2028 年全球2.5D/3D 封装出货量将达到105.78 亿。

海外大厂竞相布局，逻辑/存储皆有应用。目前台积电的3D SoIC 工艺平台是推进缩小尺寸和提高性能的异构芯片集成领域的关键技术，同时也是目前唯一大规模量产的3D 封装技术，具有超高密度垂直堆叠的高性能、低功率和最小的RLC（电阻电感电容）。英特尔的Foveros 工艺，通过高密度、高带宽和低功耗的互连方式，将多个制程工艺制造的芯粒组合成复合芯片。三星X-Cube 技术通过3D 集成大幅降低大型单片芯片的良率风险，以更低的成本实现更高系统性能，同时保持高带宽和低功耗，被其誉为“超越摩尔定律”的技术路线。当前，3D IC 技术已经应用于3D NAND、3D V-Cache、HBM 等领域，未来随着芯片集成度的进一步提升，3D DRAM、3D Logic 芯片也将快速发展。

我们认为，3D IC 具有四大机遇与挑战：高精度深孔刻蚀、高芯片平整度、芯片散热以及高精准对位。随着摩尔定律趋缓，3D IC 重要性愈发显著，有望带动前述四大领域中相关产业链快速发展，建议重点关注刻蚀、CMP、键合、芯片散热等环节。

风险提示：行业竞争加剧，新产品研发进度、盈利预测与估值不及预期