华为"韬定律"弯道超车：从“空间”转向“时间”要性能

一、在全球卡脖子、制程逼近物理墙的当下，韬定律不是简单“替代摩尔”，而是开辟第二条、更可持续的高速赛道——是后摩尔时代的一记绝杀。

5月25日，上海举办的2026国际电路与系统研讨会(IEEE ISCAS)迎来重磅突破。华为公司董事、半导体业务部总裁何庭波在《半导体新路径探索与实践》主旨演讲中，正式发布“韬(τ)定律”—— 这是中国在全球半导体领域首次提出的产业发展指导新原则，为陷入瓶颈的全球芯片产业指明全新演进方向。

后摩尔时代困境：传统路径走到尽头。过去五十余年，摩尔定律凭借“几何缩微”(持续缩小晶体管尺寸)的核心逻辑，推动半导体产业飞速发展，晶体管密度与性能不断提升、成本持续下降。但如今，这一经典定律正遭遇物理极限与经济效益的双重瓶颈。

随着制程逼近原子级，晶体管缩小难度陡增、工艺成本指数级飙升，“几何缩微”的红利逐渐消退。与此同时，人工智能、高性能计算等领域对算力的需求呈指数级增长，传统工艺已难以匹配产业需求。探索一条不依赖物理尺寸缩小、可持续演进的新路径，成为全球半导体行业的共同使命。

韬定律：以“时间缩微”重构半导体演进逻辑。在此背景下，华为提出的“韬定律”跳出传统框架，核心是用“时间缩微”替代“几何缩微”，将产业发展的核心从“缩小空间尺寸”转向“压缩时间损耗”。

摩尔定律：把管子做更小→空间换性能；更小、更快、更贵（难以为继）；

韬定律：把信号跑更快→时间换性能，更快、更密、更可控（无限演进）。

绕开物理极限：不再死磕3nm/2nm/1nm，避开量子效应、漏电、成本陷阱；

自主可控+破封锁：在外部制程限制下，靠架构/电路/系统创新实现性能超车；

全栈体系化：从器件→电路→芯片→系统→软件多层级协同优化，不是单点技术，是完整新范式华为；

1.器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。

传统晶圆层面工艺优化，如台积电GAA，全环绕栅极提升沟道控制力，背电工艺，降低漏电流与寄生电容。国内底层差距最大的部分，要靠后面的来弯道超车。

2.电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升。靠堆叠和先进封装，弥补芯片层级工艺的差距。华为逻辑折叠技术，将平面电路立体堆叠，关键路径缩短40%，密度提升2倍。

英伟达A100/H100开始，到GB再到VR以来沿用的cowos封装；

AMD最擅长，MI300X开始采用的Chiplet+3DV-Cache，折叠关键逻辑块，减少长距离布线，延迟降低25%；

长存最引以为傲的3Dstaking，让NAND工艺实现弯道超车；

3.芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间。单卡的整体性能优化，在芯片和封装这些物理优化基础上，进一步软件优化。以及内存、闪存、网络，在单卡局域范围内的整体优化：

英伟达GH200开始，用ARMCPU扩大内存调用，集成GraceCPU与HopperGPU，CUDA+NVLink-C2C协同，统一内存细粒度调度；

华为昇腾910B依托达芬奇架构与CANN软件栈，软硬件协同优化算子与数据流；

寒武纪思元370搭载MLUarch03与MagicMind软件，训推一体协同，动态调度指令与数据；

单卡NVlink走向柜外，成为更大范围内的“互联神经网络”。

4. 超节点，系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延”

华为灵衢总线UB，构建超节点统一内存编址，纳秒级延迟，万卡集群通信时延降低60%

英伟达72卡、576卡，NVLink/C2C构建统一内存模型，GPU间直接访存，带宽130TB/s，突破通信墙。

AMDInfinityFabric实现CPU/GPU内存一致性，统一地址空间，系统通信延迟降低30%

国产海光、寒武、平头哥，大家已经熟知其优秀的超节点方案。

二、中国首创：全球半导体产业首次由中国企业提出新底层定律，话语权质变。

韬定律的核心逻辑，是以「时间缩微」系统性替代「几何缩微」，是对半导体演进逻辑的底层范式重构，规划在2031年将高端芯片的晶体管等效密度提升至与1.4nm制程工艺匹敌的水平。

不再追求晶体管的物理极致缩小，而是以压缩电路时间常数（τ，即信号传播时延）为核心目标，通过逻辑折叠等原创技术，构建贯穿器件、电路、芯片、系统的全栈协同优化体系，在成熟制程工艺下，实现晶体管等效密度与实际算力的革命性提升。

原理：只要能系统性降低时间常数，压缩信号在电路中的传播路径、减少传输损耗、缩短响应时延，就可以在不依赖先进制程工艺的前提下，大幅提升晶体管的等效集成密度，以及芯片的实际运算性能。这一逻辑，相当于在不扩大高速公路占地面积的前提下，通过优化路线设计、减少拥堵、缩短通行时长，直接提升单位时间的车辆通行效率。

不再需要突破EUV光刻设备的精度极限，不需要纠结原子级尺度的量子物理效应，也不需要承担先进制程带来的巨额量产成本。

通过全栈式的时延压缩，成熟制程工艺的芯片，可以实现匹敌甚至超越先进制程芯片的实际性能——这也是韬定律被行业视为“后摩尔时代新指导原则”的核心原因。韬定律并非单一的技术方案，而是一套覆盖从底层器件到上层系统的完整技术支撑体系，通过四层技术的协同优化，实现时间常数（τ）的系统性缩微。

更高算力密度：通过3D堆叠和Chiplet技术，在有限功耗与空间内集成更多计算单元，大幅提升AI核心算力。

降低访存延迟：将HBM与计算核心紧密集成，有效突破“内存墙”瓶颈，显著加速数据的处理与流转。

极致功耗优化：缩短信号传输路径，大幅降低能耗，实现同等功耗下的更高性能表现。

三、细分领域

参考资料：

20260512-招商证券-半导体：AI拉动从算力芯片扩散明显，自主可控产业链景气向好